Diagrama del circuito esquemático utilizado para el contador de 4 bit`s con combinaciones numéricas de 0 a 9 y cambios generados por señal de reloj de un 1Hz atreves de oscilador.
Aplicación del reloj en la FPGA
La FPGA posee una entrada conectada a un reloj de 50 MHz en el pin B8. Este reloj puede ser utilizado para el diseño de circuitos secuenciales síncronos. En este ejemplo utilizaremos el reloj para dividir su frecuencia mediante un contador. Con cada flanco activo se incrementará un contador. Se utilizarán igualmente dos ficheros, uno VHDL y otro de asociaciones.
En esta programación se modifico el intervalo de tiempo de la oscilación en Hz, de 6000000 a 25000000 para que quedara el conteo a 1 segundo:
En esta programación se modifico el intervalo de tiempo de la oscilación en Hz, de 6000000 a 25000000 para que quedara el conteo a 1 segundo:
Se agregó el reloj a nuestro diagrama y se nombraron las entradas, se eliminó Clear y se condiciono con una AND:
Diagrama circuito contador automático
Asignación de pines
Contador automático